9/27 ３次元半導体集積化プロセスの基礎と その技術動向、今後の展望

 神奈川工科大学 工学部 電気電子情報工学科・非常勤講師　江澤 弘和 氏

[プロフィール]
　1985年（株）東芝に入社。Si半導体プロセス開発部門で先端微細化デバイスに対応したFEOL､BEOLのメタルプロセス開発に従事。開発から量産化、歩留り向上、品質事故対応まで担当。並行して、2000年からLow-k CPI、Micro-Bump、RDL、TSV、WLPを導入した新製品開発を推進。2011年からメモリ事業部。2017年から東芝メモリ（株）(現､キオクシア)。2019年に定年退職。2020年から個人事業ezCoworks Technology Consultingを運営。

 　米国では”CHIPS for America”の下、TSMC、Samsungのメガファブ誘致やIntel、Micronの生産増強支援に加えて、”National Advanced Packaging Manufacturing Program”によるパッケージ工程の国内生産回帰と開発強化の動きが顕在化しています。SK HynixはAI覇権を握るHBMの先端パッケージ生産拠点をインディアナ州に建設することを4月に発表しました。
　あらゆる産業に浸透するAIの認知深化は新たな情報サービス市場を創出しつつある一方、循環型経済へ移行する社会構造の変化が求められる中で、電子機器、エネルギー機器の低消費電力化は必至です。貪欲な市場は先端微細化によるチップレベルの性能向上だけでなく、パッケージの高品位化によるシステムレベルのモジュール性能向上を要求していますが、先進パッケージの民主化の推進は非先端デバイスによる新たな市場を創出しつつあります。
　日本では半導体産業を取り巻く地政学的な議論が喧しく、本来為すべき地道な産業基盤強化の深耕不足を憂慮する声も一部の有識者から聞こえています。本セミナーでは、半導体チップの三次元集積化技術を中心に、開発推移の整理、基礎プロセスの再訪、先進パッケージの現状と今後の展望に言及します。

１．はじめに
　1.1 半導体パッケージの役割の変化
　1.2 最近の半導体デバイス開発の動向
　1.3 中間領域技術の進展による価値創出
　1.4 中間領域技術による半導体デバイス性能向上
　1.5 中間領域技術によるシステムレベル性能向上
　1.6 中間領域技術の拡張応用

２．三次元集積化プロセス
　2.1 TSV再訪（ＢＳＰＤＮプロセスの原点）
　2.2 Wafer level hybrid bonding（CIS, NAND Flashによる市場浸透）
　2.3 Logic-on-Memory Stacked chip SoC（RDL, Micro bumping, Mass reflow CoCの原点）
　2.4 2.5D（Si interposer導入からHBM-Processor integrationへ）
　2.5 Si bridgeの導入
　2.6 CoW hybrid bondingの課題
　2.7 3Dから3.5D chiplet integrationへ
　2.8 RDLの微細化

３．Fan-Out型パッケージ
　3.1 FOWLP開発から市場浸透の25年
　3.2 材料・プロセスの選択肢拡大（Chip.First×Face.Up, Low modulus mold, Adaptive patterning）
　3.3 3D Fan-Out integrationの民主化推進（InFO-POPの功罪とTMVプロセスのコストダウン）
　3.4 Panel Level Process（現状とプロセス高品位化の課題）
　3.5 パワーデバイスへの応用

4.今後の開発動向
　4.1 Co-Packaged Opticsの話題
　4.2 Glass interposer/substrateの話題とTGVプロセスの課題
　4.3 パワーデバイスの放熱問題とFOWLP化の話題
　4.4 先進パッケージの市場概況

５．Q&A 

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