8/28 半導体チップの3D集積による システムレベルの高性能創出を担う 先進パッケージ技術の基礎と開発動向

神奈川工科大学 工学部 電気電子情報工学科・非常勤講師　江澤 弘和 氏

[プロフィール]
　1985年から(株）東芝で、半導体デバイスのメタライゼーションプロセス開発、Low-k CPI、Micro-Bump、RDL、TSV、WLP等の中間領域技術分野の開拓、先端ロジック、メモリ、CMOSイメージセンサ、中間領域応用製品の開発、量産化、歩留り向上、品質事故対策に従事。2017年から東芝メモリ（株）。2018年より神奈川工科大学・非常勤講師（工学部・電気電子材料）兼務。2019年9月に同社（現、キオクシア）を定年退職。2020年5月より個人コンサルティング事業（ezCoworks）運営。
 
[略歴 ほか]
1985年 京大院・工・金属（現、材料機能学講座・磁性物理学）修士課程修了
2015年 早大院・情報生産システム研究科（先進材料）博士後期課程修了・博士（工学）取得
日本金属学会、IEEEに所属

 　覇権国家の戦略物資である半導体を取り巻く国際関係は大きく変化しており、米国、EUのCHIPS ACTは巨額な公的資金注入による半導体製造の自国域内回帰を促進し、米・台・韓・日の半導体供給網の連携は産業基盤の強化に向かっています。最近の生成AIが経済成長の期待を膨らませているように、あらゆる産業領域で利活用が浸透するAIの更なる認知深化は新たな情報通信サービス市場を創出しつつあります。

　一方、持続的な経済社会の維持のためには、あらゆる電子機器、エネルギー機器の低消費電力化は必至です。AI､HPCのような貪欲に性能向上を追求する分野では、半導体素子の先端微細化によるチップレベルの性能向上だけでなく、半導体パッケージの高品位化によるシステムレベルのモジュール性能向上が不可欠です。世界的に優位な国内のパッケージ関連産業は世界の主要な半導体デバイスメーカーから開発協力を求められており、一層の競争力強化の契機を得ています。

　このような状況の下に、本セミナーでは半導体チップの3Ｄ集積化技術の開発推移を整理し、基幹プロセスの基礎を再訪しながら、先進パッケージの現状と課題を明示しつつ、今後の動向についても展望します。

１．半導体デバイスの最近動向

２．中間領域プロセス
　2.1 位置付けと価値創出事例
　2.2 最近の展開

３．三次元集積化の要素技術の基礎・現状と課題
　3.1 TSVプロセス再訪
　　・プロセスの選択肢（via middle, back side via）
　　・nano.TSV for BSPDN
　3.2 Hybrid bonding for Wafer level integration (CIS, NAND)
　3.3 Logic.on.Memory Chip stacking
　　・RDL, Micro bumping, CoCの基礎プロセスと留意点
　3.4 Memory.Logic integration
　　・Si interposer
　　・RDL interposer
　3.5 Si bridgeの導入
　3.6 3D chiplet integration
　　・CoW hybrid bondingの課題
　3.7 再配線の微細化の課題
　　・プロセスの選択肢（SAP, Damascene)
　　・配線EM信頼性の初歩

４．Fan.Out型パッケージ技術の現状と課題
　4.1 FOWLPの市場浸透
　　・プロセスの基礎と留意点
　　・プロセスオプション(Chip First: Face.down, Face.up, RDL First)
　4.2 材料物性指標
　4.3 3D Fan.Out integration
　　・InFOプロセス
　　・Adaptive patterning（直描露光）の導入
　　・Through Mold Interconnectプロセスの選択肢（Pillar First, Via First）
　　・感光性モールドプロセス

５．Panel Level Process(PLP)の進展
　5.1.プロセスの高品位化と量産化の課題
　　・ユニットプロセスの現状（スパッタ装置, 露光装置, めっき装置）
　　・via加工プロセス

６．先進パッケージ市場概況と今後の開発動向

７．Q&A

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